加入收藏 | 设为首页 | 会员中心 | 我要投稿 李大同 （https://www.lidatong.com.cn/）- 科技、建站、经验、云计算、5G、大数据,站长网!
当前位置： 首页 > 百科 > 正文

飞思卡尔Kinetis 60(K60)时钟系统分析

发布时间：2020-12-15 06:29:24 所属栏目：百科 来源：网络整理
导读：前段时间学习了飞思卡尔K60芯片的时钟系统，对它的时钟系统有了个大致的了解，这里把自己的理解写下来分享一下，以备以后参考。 ? ? 飞思卡尔 Kinetis系列是飞思卡尔推出的基于ARM CORTEX-M4为核心的微控制器。 1.飞思卡尔K60时钟系统 ? ?? ? ? 飞思卡尔K60
前段时间学习了飞思卡尔K60芯片的时钟系统，对它的时钟系统有了个大致的了解，这里把自己的理解写下来分享一下，以备以后参考。
? ? 飞思卡尔 Kinetis系列是飞思卡尔推出的基于ARM CORTEX-M4为核心的微控制器。

1.飞思卡尔K60时钟系统
? ??

? ? 飞思卡尔K60时钟系统如上图所示，可以发现器件的源时钟源一共有4个：
? ? ①内部参考时钟源，包括 Fast IRC和 slow IRC (IRC--Internal Reference Clock)
? ? ②外部参考时钟源，只一个EXTAL管脚作为时钟输入，这个可以使用有源晶体振荡器来实现
? ? ③外部晶体谐振器，使用EXTAL和XTAL两个管脚来输入
? ? ④外部32K RTC 谐振器，用于实时时钟的时钟输入
? ? 在图中可以看到，要为系统提供时钟信号，关键是要最终生成 MCGOUTCLK 输出。MCGOUTCLK 再经过分频便可以提供Core/system clocks、Bus clock、FlexBus clock和Flash clock。MCGOUTCLK 的产生有3个途径:
? ? ①由内部参考时钟源 Fast IRC 直接提供，这个时钟源集成在芯片的内部（包括Slow IRC），频率是2M
? ? ②由 FLL 或者 PLL 模块来提供
? ? ③由外部时钟来直接提供，包括外部参考时钟源（1个管脚输入）、外部晶体谐振器经内部OSC logic产生的XTAL_CLK 和 RTC OSC logic 的时钟输出。

? ? 一般情况下，MCGOUTCLK 是由PLL或者FLL倍频来产生的，飞思卡尔官方的例程最终是由PLL模块来产生。图中可以看到PLL模块的时钟输入是OSCCLK或者RTC OSC logic。我的板子以外部参考时钟源提供PLL时钟，最终经PLL倍频产生MCGOUTCLK。即 EXTAL-->PLL模块-->MCGOUTCLK.
2.关于时钟模式

? ?从图中可以看到，该芯片一共包含8种工作时钟模式，外加Stop模式。系统在RESET后直接进入默认的FEI模式。图中，F--FLL、P--PLL、E--Enable或者EXTAL(外部时钟)、B--Bypass(旁路)、I--Internal(内部参考时钟)、L--Low Power.
·FLL 启用、内部参考时钟（FEI）,内部参考时钟提供FLL的时钟，FLL驱动MCGOUT
·FLL 启用、外部参考时钟（FEE）,外部参考时钟提供FLL的时钟，FLL驱动MCGOUT
·FLL 旁路、内部参考时钟（FBI），FLL虽然在运作但由内部时钟参考源驱动MCGOUT?
·FLL 旁路、外部参考时钟（FBE），FLL虽然在运作但由外部时钟参考源驱动MCGOUT?
·PLL 旁路、外部参考时钟（PBE），PLL虽然在运作但由外部时钟参考源驱动MCGOUT?
·PLL 启用、外部参考时钟（PEE），外部参考时钟提供PLL的时钟，PLL驱动MCGOUT
·BLPI FLL和PLL都禁用，内部时钟参考源驱动MCGOUT
·BLPE?FLL和PLL都禁用，外部时钟参考源驱动MCGOUT
? ? 由于系统在重启后默认进入FEI模式，我们的目标是要跳到PEE模式，所以要涉及到模式的转化。图中由FEI到PEE是不能直接跳转的，必须经由其他模式来转换。
3.官方具体的例子
来源于飞思卡尔官方srcdriversmcgmcg.c
  1. unsigned char pll_init(unsigned char clk_option,?unsigned char crystal_val)
  2. {
  3. ??unsigned char pll_freq;

  5. ??if?(clk_option?>?3)?{return 0;}?//return 0?if?one of the available options?is?not?selected
  6. ??(crystal_val?>?15{return 1/?return 1?if?one of the available crystal options?not?available
  7. /This assumes that the MCG?in?default FEI mode out of reset.

  9. /?First move?to?FBE mode
  10. #(defined(K60_CLK||?defined(ASB817))
  11. ?????MCG_C2?=?0;
  12. #else
  13. /?Enable external oscillator=2=1?LP=0=0
  14. ????MCG_C2?=?MCG_C2_RANGE(2|?MCG_C2_HGO_MASK?|?MCG_C2_EREFS_MASK;
  15. #endif

  17. /?after initialization of oscillator release latched state of oscillator?and?GPIO
  18. ????SIM_SCGC4?=?SIM_SCGC4_LLWU_MASK;
  19. ????LLWU_CS?=?LLWU_CS_ACKISO_MASK;
  20. ??
  21. /?Select?external oscilator?and?Reference Divider?and?clear IREFS?to?start ext osc
  22. /?CLKS=3?IRCLKEN=0
  23. ??MCG_C1?=?MCG_C1_CLKS|?MCG_C1_FRDIV(3*?if?we aren't using an osc input we don't need?to?wait?for?the osc?to?init?*/
  24. #(!defined&&?)
  25. ????while?!(MCG_S?&?MCG_S_OSCINIT_MASK{};?/?wait?for?oscillator?to?initialize
  26. #endif

  28. ??&?MCG_S_IREFST_MASKfor?Reference clock Status bit?to?clear

  30. ??&?MCG_S_CLKST_MASK>>?MCG_S_CLKST_SHIFT=?0x2/?Wait?for?clock status bits?to?show clock source?is?ext ref clk

  32. /?Now?in?FBE

  34. #)
  35. ???/MCG_C5?=?MCG_C5_PRDIV(0x18;
  36. ???MCG_C5?/基频2M 外部时钟源是50M时/25=2M
  37. #/?Configure PLL Ref Divider?PLLSTEN=5
  38. /?The crystal frequency?is?used?to?select?the PRDIV value.?Only even frequency crystals are supported
  39. /?that will produce a 2MHz reference clock?to?the PLL.
  40. ??MCG_C5?(crystal_valSet?PLL ref divider?to?match the crystal used
  41. #endif

  43. ??/?Ensure MCG_C6?is?at the reset default of 0.?LOLIE disabled?clk monitor disabledis?clear
  44. ??MCG_C6?=?0x0;
  45. Select?the PLL VCO divider?and?system clock dividers depending?on?clocking?option
  46. ??switch?(clk_option{
  47. ????case?0:
  48. ??????Set?system options dividers
  49. ??????/MCG=PLL=?MCG?FlexBus?/2
  50. ??????set_sys_dividers(01;
  51. ??????Set?the VCO divider?and?enable the PLL?for?50MHz?PLLS?VDIV=1
  52. ??????MCG_C6?=?MCG_C6_PLLS_MASK?|?MCG_C6_VDIV(1/VDIV?=?1?(x25)
  53. ??????pll_freq?=?50;
  54. ??????break;
  55. ???case?1/2/4
  56. ?????set_sys_dividersfor?100MHz=26
  57. ??????MCG_C6?(26=?26?(x50)?
  58. ??????pll_freq?=?100;
  59. ????case?2/4
  60. ??????set_sys_dividersfor?96MHz=24
  61. ??????MCG_C6?(24=?24?(x48=?96case?3for?48MHz=0
  62. ??????MCG_C6?=?MCG_C6_PLLS_MASK=?0?(x24=?48;
  63. ??}
  64. ??&?MCG_S_PLLST_MASKfor?PLL status bit?set

  66. ??&?MCG_S_LOCK_MASKfor?LOCK bit?set

  68. Now?running PBE Mode

  70. /?Transition into PEE by setting CLKS?to?0
  71. =?~MCG_C1_CLKS_MASK;

  73. to?update
  74. ??=?0x3Now?running PEE Mode

  76. return pll_freq/pll_init

（编辑：李大同）

【声明】本站内容均来自网络，其相关言论仅代表作者个人观点，不代表本站立场。若无意侵犯到您的权利，请及时与联系站长删除相关内容!
    相关内容
      推荐文章
        站长推荐
        热点阅读

          【免责声明】本站内容转载自互联网，其发布内容言论不代表本站观点，如果其链接、内容的侵犯您的权益，烦请提交相关链接至邮箱bqsm@foxmail.com我们将及时予以处理。

          建议您使用1920×1080分辨率、谷歌浏览器Google Chrome、Microsoft Edge以获得本站的最佳浏览效果

          Copygight © 2008-2022 https://www.lidatong.com.cn/ All Rights Reserved. 李大同