vhdl – Altera Quartus Error(12007)：顶级设计实体“alt_ex_1

发布时间：2020-12-14 21:15:31 所属栏目：资源来源：网络整理

导读：我看过所有以前的问题,似乎没有人像我一样简单.我也在网上搜索,找不到解决方案. 我是VHDL的新手,我正在尝试编译Altera提供的简单示例,如下所示： library ieee;use ieee.std_logic_1164.all;entity light isport(x1,x2: in std_logic; f: out std_logic);end

我看过所有以前的问题,似乎没有人像我一样简单.我也在网上搜索,找不到解决方案.

我是VHDL的新手,我正在尝试编译Altera提供的简单示例,如下所示：

library ieee;
use ieee.std_logic_1164.all;

entity light is
port(x1,x2: in std_logic;
          f: out std_logic);
end light;

architecture LogicFunction of light is
begin
    f <= (x1 and not x2) or (not x1  and x2);
end LogicFunction;

我遵循了Altera tutorial中的项目创建步骤,但是当我尝试编译项目时,我收到错误：

Error (12007): Top-level design entity "alt_ex_1" is undefined

解决方法

在“启动新项目”一章中,系统要求您调用项目指示灯.在我看来,您没有正确执行该步骤并将项目命名为alt_ex_1.这就是为什么你得到12007错误,因为编译器不知道你设计的顶级实体是什么.

要解决这个问题,您可以：

>在“分配”中更改顶级实体分配 – >设备 – >一般.
>通过Project Navigator将文件设置为顶层实体(文件 – >设置为顶级实体).

顺便说一下1,2,3,…… – 所有关于同样的问题.

（编辑：李大同）

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