scala – 从Chisel代码生成Verilog代码的最简单方法
发布时间:2020-12-16 18:09:14 所属栏目:安全 来源:网络整理
导读:从现有的Chisel代码生成Verilog代码的最简单方法是什么? 我是否必须创建自己的构建文件? 例如,从一个独立的scala文件(AND.scala),如下所示.. import Chisel._class AND extends Module { val io = IO(new Bundle { val a = Bool(INPUT) val b = Bool(INPUT
从现有的Chisel代码生成Verilog代码的最简单方法是什么?
我是否必须创建自己的构建文件? 例如,从一个独立的scala文件(AND.scala),如下所示.. import Chisel._ class AND extends Module { val io = IO(new Bundle { val a = Bool(INPUT) val b = Bool(INPUT) val out = Bool(OUTPUT) }) io.out := io.a & io.b } 我在ubuntu 16.4下安装了完整的Chisel3工具链. 解决方法
见答案:
Is there a simple example of how to generate verilog from Chisel3 module?
简而言之,在项目的根目录中创建一个build.sbt文件,其中包含以下内容: scalaVersion := "2.12.8" resolvers ++= Seq( Resolver.sonatypeRepo("snapshots"),Resolver.sonatypeRepo("releases") ) libraryDependencies += "edu.berkeley.cs" %% "chisel3" % "3.1.6" 将此代码添加到AND.scala object ANDDriver extends App { chisel3.Driver.execute(args,() => new AND) } 在项目根目录的命令行上键入sbt. (编辑:李大同) 【声明】本站内容均来自网络,其相关言论仅代表作者个人观点,不代表本站立场。若无意侵犯到您的权利,请及时与联系站长删除相关内容! |