| 该CPU工作最高频率可达到150MHZ，有多个内部功能模块工作在各种不同的频率。而任何超过10MHZ的信号都将可能引发我们在原理图和PCB layout设计过程中需要引起关注的信号完整性问题。另外，同一个芯片上同时存在低电平的模拟信号。因此，开始PCB板级设计之前应该考虑对EMI/EMC电气噪声引起足够的重视。 重点了解该DSP芯片功能分配以及与PCB走线设计有关的重点和要点，layout时EMI/EMC需考虑的注意点等。 1，????????? 时钟电路 28系列DSP提供两种可供选择的时钟发生电路： 外部晶体振荡产生的时钟（On-chip Oscillator）或直接将外部频率引入XCLKIN。通常会选择外部晶体振荡提供时钟。 基本的输入时钟频率范围在20MHZ-35MHZ，PLL锁相环电路能够被用来设置使输入频率增加，以提供更宽范围的系统时钟频率。 外部时钟电路的构成，由两个电容和一个石英晶体如下图连接组成，典型的时钟频率时，两个电容选择大于5PF，一般在12PF左右，串联等效电阻30-60欧姆。由于其连接到DSP管脚的PCB 走线以及DSC输入引脚的存在的杂散电容， PCB layout走线显得非常重要，其晶体和两个电容应该尽量离DSP近，电容接地要直接接到芯片大地，布局布线参考如下图，走线直接相连且距离短，减少过孔使用，以期尽量减少杂散电容干扰，保证时钟工作的稳定。 2，????????? 电源管理 DSP内部有多路供电PIN，其包括： ?DPU内核供电VDD I/O口供电VDDI/O ADC模拟供电PIN ADC内核供电PIN FLASH编程电压供电PIN 电源地VSS,VSSIO ADC模拟地VSSA2,VSSAIO ADC模拟内核地VSS1AGND,VDD2AGND 所有的供电电源PIN必须要连接合理。 由于DSP内部都是有多个电源PIN给内核，I/O和模拟部分供电，如上图中，电源和地引脚分布在元件的四个面，为保证供电的平衡，所以每个部分PIN都必须全部正确连接在供电电压源，不允许有某些PIN不连接。 ADC模数转换和数字I/O口供电电压都是3.3V,需要注意的是任何电压波动和噪声干扰可能引起转换数据错误，为了保证AD转换器的转换精度，必须提供无噪声干扰的稳定供电电源。数字电路特别是CMOS电路，开关模式时会汲取更多的电流，当一个节点从一个逻辑电平变换到另一个电平时（1-0或0-1），容易产生高频谐波或其他意想不到的噪声干扰。高速高精度模拟元件对数字信号很敏感。例如，放大器会放大开关噪声，使之接近脉冲信号，所以在板上模拟和数字部分，电源层一般是要求分开，以减少相互之间的干扰。 ? 3，????????? 地线的处理 对于DSP系统的设计，地线的处理相当重要，DSP设计通常则考虑用4层以上的多层板，这样可以规划一个单独的电源层和一个单独的地层，模拟地和数字地应该分割成单点连接的方式，以利于EMC/EMI。 4，????????? 新的学习点 ADC在不用的情况下该如何连接？如下图示了ADC没有使用的情况下相关PIN的连接处理方式。
28系列的DSP有大量的复杂的外围电路，它们都是工作在较高的时钟频率里。通常它们输出低压的模拟信号，通过AD转换器（ADC）与DSP相连。这份应用报告作为系统级的硬件设计，选型和画PCB板的指导，从而设计者避免那些耗费时间和重大代价的硬件设计错误。包括时钟生成，JTAG,电源，接到ADC的有特殊目的模拟输入的外围器件接口。通用母的的输出输出连接（GPIO）,测试和调试，电磁兼容（EMI）和电磁干扰相关等等，都会有提到。每一部分都会说明信号的走向和LAYOUT的问题。
图1为C2000为基础的数字查询系统，正常情况下，它是从AC输出的电网中取电，然而，在一些的应用中也会从电池供电。这个数字信号控制器（DSC）的周围是电源管理电路。
复位/时钟电路，信号调理电路（主要是通过运放输入的模拟信号）。用脉宽调制的方式（PWM）去控制输出的驱动电路，用户接口，还有串口和外部存储器，以及其他通过XINTF的并口设备或者通过交互集成电路（I2C）的串行FLASH和其他所支持电路上的信号收发设备。
外部接口只在F2812和F2833X的设备上可用。
信号和接口的数量取决于外设。
F28系列的外围设备包含了板上的各种各样的外围模块，这些外围模块节省了额外的外围接口，以及可以让系统更灵活地去满足各种不同的应用要求。在保证可靠性最优的前提下 ，设计一个硬件系统去运用这些外围器件和DSC去达到一个最高的性能，是很有挑战性的。?
除了一个工作频率达到150MHZ的CPU,板上有很多工作在不同频率的接口功能模块。
如果在原理图和LAYOUT设计的工作中没有处理好各种工作在10MHz以上的信号，就会引发信号的完整性问题。还有，低电压模拟信号也在一块板上。EMI/EMC和电气噪声问题也必须在最初的设计中考虑到。所有的设计都必须调试良好。
处理不同的硬件建立模块
以下的部分主要讨论如何在整个设计中建立各种模块。
时钟电路
F28X设备提供两个时候发生方式的选择。用一个晶振或者在XCLKIN脚中提供一个外部时钟。这个基本的输入时钟，是用一个内部晶振器来建立，它工作在20MHz到35MHz的频率范围。
通常，最高的可以工作的时钟频率都会被选择到最大的执行频率。然而，由于其他如功率损耗是根据CPU时钟频率成线性的比例关系。其他的信息包括电流和功率损耗图，看F28XX系列的电气规格，。
内部晶振和外部晶振。
首先应该考虑的时候发生电路是是否用芯片上的晶振或者接外部的时钟资源。来自外部的晶振或者其他系统中的资源。
晶振和谐振器作为时钟资源
?? X1和X2脚用来接晶振或者谐振器，X1脚接在数字电源VDD上，X2脚接在内部振荡器输出。这个晶振连在X1和X2脚上。如果X2脚没有用到，他就必须空着，F281X系列有一个X1和XCLKIN的公共信号脚。
?? 下图显示一个 用内部晶振的外部电路和连接器，还有一个由C1和C2组成的晶振负载电容Cload。外部时钟模式控制输入是否使能。当内部震荡使用时，选择时钟模式使能内部振荡器。
选择外部振荡器，首先应该考虑频率，稳定性寿命，电压敏感度，上升和下降时间，占空比和信号电平邓问题。在一些应用中还必须考虑时钟抖动的问题。考虑到只有F28系列的外设可接受的外部时钟信号的幅值(1.8V/1.9V)或者3.3V。 F281X系列时钟信号必须在0和VDD之间。
把F28系列的连接方式在下图中显示，以电平为基础，如图所示将X1或者XCLKIN接地是很重要的事情。如果他们开路，CLKOUT的频率会不正确，以及DSC会工作不正常。
输入时钟丢失，limp模式，如果输入时钟，OSCLK被去除或者丢失，PLL仍会工作LIMP模式， LIMP模式的时钟仍然对CPU或者其他外设提供一个1MHZ到 5MHZ的时钟。LIMP模式不是通过上电初始化来定义，而是在输入时钟存在后才开始。在PLL旁路模式，如果输入时钟被去掉或者不存在，从PLL来的LIMP模式的时钟会自动提醒CPU。随着输入时钟的不工作，看门狗计数器停止进行运算并且在LIMP模式中不会变化。在这些情况下，可以设置一个应用固件去检测输入时钟的错误，以及初始化一个系统需要的关断程序。
XCLKOUT
输出时钟信号源于SYSCLKOUT,在XCLOUT中可以作为一个通用的时钟源，作为外部等待状态的发生器。它还可以提供一个测试点，从而可以检测CPU的时钟频率和保证PLL的正常工作。复位使，XCLKOUT=SYSCLKOUT/4;不过它可以设置成1/2的SYSCLKOUT。
XCLKOUT在复位启动时被激活。在RESET信号是低电平的时候，XCLKOUT必须回到到SYSCLKOUT/4使用该信号可以检测到在调试的过程中设备是否处在正确的时钟频率中。XCLKOUT没有内部的上拉或者下拉。该脚的驱动电流是8毫安。如果XCLKOUT没有被使用。它将会通过在XINTF设置寄存器中XINTCNF20,将CLKOFF位设定位1关掉.这是一个在CMOS设备中的输出脚即使不用时也不能接到地上。
|
