变量 – 使用自动变量$^而不依赖的Makefile规则

发布时间：2020-12-14 04:52:45 所属栏目：百科来源：网络整理

导读：我从GNU Make手册中了解到,符号$^是一个自动变量,代表所有先决条件的名称.但是我遇到了像这样的makefile： SVR_OBJECT_FILES = server.o server_func.oCLT_OBJECT_FILES = client.oCFLAGS = -Wall -Werror -WCC = gccall: client/client server/serveurclie

我从GNU Make手册中了解到,符号$^是一个自动变量,代表所有先决条件的名称.但是我遇到了像这样的makefile：

SVR_OBJECT_FILES =      server.o
                        server_func.o

CLT_OBJECT_FILES =      client.o

CFLAGS =                -Wall -Werror -W


CC =                    gcc

all:                   client/client server/serveur

client/client:         $(CLT_OBJECT_FILES)

server/serveur:        $(SVR_OBJECT_FILES)

client/client server/serveur:
    @mkdir -p $(dir $@)
    $(CC) $(CFLAGS) $^ -o $@

%.o: %.c
    $(CC) -c $<

clean:
    rm -f client/client server/serveur *.o

哪个工作正常所以我的问题是：
?下面的命令如何链接正确的目标文件,而$^变量根本没有引用任何先决条件. (该规则没有先决条件)

$(CC) $(CFLAGS) $^ -o $@

解决方法

$^包含目标的所有先决条件,而不仅仅是规则本身提到的先决条件.在没有命令的规则中,同一文件可以多次显示为目标：

sometarget: dependency1
…
sometarget: dependency2
        assemble -o $@ $^
…
sometarget: dependency3

sometarget的依赖项是dependency1,dependency2和dependency3,当make sometarget调用汇编命令时,它将接收所有三个作为参数.

这里,$^将包含所有$(CLT_OBJECT_FILES)或$(SRV_OBJECT_FILES),具体取决于执行命令的目标.

（编辑：李大同）

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